SystemVerilog的内建数据类型有哪些？

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Verilog中包含两种基本数据类型：reg和wire。它们都支持4值逻辑0、1、x和z，默认值为x。其中，reg用于表示具有reg功能的变量（即寄存器），而wire则用于表示连线。例如，reg类型的变量声明为reg[7:0] m，表示一个8位的reg变量。Integer表示有符号32位整数，time表示64位无符号时间，real表示浮点数。SV新引入了logic类型，它既可以作为变量（reg功能）也可以作为连线（wire功能）。

Verilog 有两种基本数据类型，reg 和wire ，都是4值逻辑 0 1 x z,默认值是x。

reg[7:0] m 为无符号

Integer 为有符号32位

time为64位无符号

real为浮点数

sv新引进logic，logic既可以作为变量（reg功能），也可以作为线网功能（wire），

什么时候不能使用logic？

要求logic不能有多个结构性的驱动，比如双向总线（inout）时，还是用wire。

logic是4值无符号数据类型

sv 引入双状态数据类型：4值逻辑代表硬件世界，而2值逻辑代表软件世界

作用：提升了仿真器的性能，并且减少了内存的使用，因为从四值变成了二值，真值表的存储减少了一半。